Araştırma Üniversitesi Araştırma Üniversitesi
KTÜ Anasayfa
Mezun
Sanal Kampüs

duyurular

02

Ekim

Donanım Tanımlama Dilleri Proje Ödevi

Bilgisayar Mühendisliği

Donanım Tanımlama Dilleri Proje Ödevi

Asansör Kontrol Sistemi (VHDL + Vivado)

Amaç
 Öğrencilerin VHDL dili ile sıralı devre tasarımı, FSM (Finite State Machine) modelleme, zamanlama yönetimi, testbench oluşturma ve Vivado üzerinde simülasyon pratiği yapmaları hedeflenmektedir.

Proje Tanımı

4 katlı bir asansör sistemi tasarlanacaktır. Sistem:

  • Kat çağrıları ve kabin içi istekler işlenmeli,
  • Yukarı / aşağı yönde hareket edebilmeli,
  • Kat hizasına gelince durup kapıları açmalı,
  • Kapı kapalı değilken motor çalışmamalı,
  • Aşırı yük durumunda kapı kapanmamalı,
  • Acil durdurma ve güvenlik kontrollerini yapmalıdır.
  • Hareket algoritması olarak First-Come, First-Served (FCFS) kullanılmalıdır.
  • Zamanlama: Kat geçiş süresi ~2–3 sn, kapı açık kalma ~3–5 sn, kapı açma/kapama ~1–2 sn (clock-cycle tabanlı sayaçlarla).

Rapor İçeriği

  1. Giriş (problem tanımı, varsayımlar, kısıtlar)
  2. Sistem mimarisi (blok diyagram, sinyal listesi/tablosu)
  3. FSM tasarımı (durum diyagramı, geçiş koşulları, çıkış tablosu)
  4. Zamanlama (süre parametreleri, sayaçlar)
  5. Algoritma (FCFS, opsiyonel SCAN/LOOK)
  6. VHDL tasarımı (entity, architecture, modüler yapı)
  7. Testbench & sonuçlar (senaryolar, waveform ekran görüntüleri)
  8. Değerlendirme (tasarım kararları, limitler, geliştirme önerileri)
  9. Sonuç

Teslim

- VHDL kaynak kodları ve Testbench dosyaları

- Rapor (PDF)

 

Gruplar en fazla 2 kişilik olabilir. Grup bildirimi için son tarih : 7 Ekim 2025

Ödevler dersin uzem sayfası üzerinden teslim edilecektir. Savunma tarihleri daha sonra ilan edilecektir.

Son Teslim Tarihi : 17 Aralık 2025

 

Önceki Sonraki

Tüm Duyurular